DONE 變?yōu)楦唠娖胶笪覒?yīng)給CCLK 應(yīng)用多少個(gè)時(shí)鐘周期

大家好，小科來(lái)為大家解答以上問題。DONE 變?yōu)楦唠娖胶笪覒?yīng)給 CCLK 應(yīng)用多少個(gè)時(shí)鐘周期這個(gè)很多人還不知道，現(xiàn)在讓我們一起來(lái)看看吧！

1、形容

2、DONE變?yōu)楦唠娖胶螅覒?yīng)該向CCLK申請(qǐng)多少個(gè)時(shí)鐘周期，以確保我的FPGA設(shè)備完全工作？

3、解決辦法

4、完成由啟動(dòng)序列釋放，表示配置已經(jīng)完成。

5、這種狀態(tài)是通過使用bit gen“-g done _ cycle”選項(xiàng)定義的。

6、默認(rèn)情況下，完成在第4周期變高。

7、完成表示配置已完成，所有數(shù)據(jù)已加載，但應(yīng)應(yīng)用一些額外的時(shí)鐘周期，以確保正確完成啟動(dòng)序列。

8、啟動(dòng)過程由7狀態(tài)機(jī)控制器控制。

9、DONE后所需的時(shí)鐘周期保守為64個(gè)周期；這可以滿足大多數(shù)用例的需求，其中DONE使用理想的時(shí)鐘和默認(rèn)選項(xiàng)。

10、一些BitGen選項(xiàng)會(huì)延遲整個(gè)啟動(dòng)過程。

11、其中包括：

12、LCK周期-延遲啟動(dòng)，直到所有的DCM/MMCM被鎖定，所以增加的時(shí)鐘周期數(shù)是不確定的。

13、match _ cycle延遲開始，直到DCI匹配，因此增加的時(shí)鐘周期數(shù)未定義。

14、將時(shí)鐘周期添加到完成周期指定的狀態(tài)。

15、如果在啟動(dòng)過程中沒有提供足夠的時(shí)鐘，將會(huì)出現(xiàn)以下癥狀：

16、雙模引腳在LVCMOS中工作，而不是指定的輸入/輸出標(biāo)準(zhǔn)。

17、當(dāng)在雙模引腳上使用DCI時(shí)，DCI是針對(duì)LVCMOS校準(zhǔn)的，而不是針對(duì)選定的輸入/輸出校準(zhǔn)的

18、要避免這種情況，請(qǐng)參考(Xilinx答案14887)

19、由于配置邏輯被鎖定，無(wú)法從FPGA架構(gòu)訪問ICAP接口。

20、除了一些雙端口引腳，還有占空比或幅度失真。

21、可能會(huì)出現(xiàn)偽差分信號(hào)，如DIFF_SSTL_15和LVDS。

22、當(dāng)設(shè)備尚未到達(dá)引導(dǎo)狀態(tài)機(jī)的末尾時(shí)，就會(huì)出現(xiàn)這種情況。

23、在達(dá)到啟動(dòng)狀態(tài)結(jié)束之前，設(shè)備可以完全運(yùn)行。

24、這可能會(huì)導(dǎo)致ICAP的讀寫錯(cuò)誤，并阻止雙模引腳使用正確的輸入/輸出標(biāo)準(zhǔn)。

25、您可以通過將EOS信號(hào)拉高來(lái)確認(rèn)此事件。

26、STARTUP原語(yǔ)可以在STAT寄存器中觀察到，也可以在FPGA架構(gòu)中檢測(cè)到。

27、對(duì)于訪問ICAP的設(shè)計(jì)方案，更好的設(shè)計(jì)實(shí)踐是實(shí)例化STARTUP原語(yǔ)。

28、原語(yǔ)有一個(gè)EOS引腳，表示配置過程已經(jīng)完成，ICAP擁有讀寫訪問權(quán)限。

29、使用JTAG配置時(shí)出現(xiàn)異常。

30、對(duì)于JTAG，訪問配置邏輯具有最高優(yōu)先級(jí)。

31、JTAG訪問配置邏輯時(shí)，ICAP讀寫失敗。

32、此EOS pin上的值并不表示JTAG擁有訪問權(quán)限。

33、支票

本文到此結(jié)束，希望對(duì)大家有所幫助。