PCB設(shè)計(jì)等長(zhǎng)與等時(shí)

大家好，小科來(lái)為大家解答以上問(wèn)題。PCB設(shè)計(jì)等長(zhǎng)與等時(shí)這個(gè)很多人還不知道，現(xiàn)在讓我們一起來(lái)看看吧！

1、作者：吳軍一博科技高速公路團(tuán)隊(duì)負(fù)責(zé)人；來(lái)源：高速先生微信微信官方賬號(hào)

2、論平等與等時(shí)性

3、《纏繞》系列的第一篇文章發(fā)表后，研討會(huì)的籌備工作就開(kāi)始了，隨后是長(zhǎng)達(dá)一個(gè)月的商務(wù)旅行。

4、最后，我有時(shí)間繼續(xù)這個(gè)話題。先看看大家之前的回復(fù)。我漏掉了受訪者的名字，只保留了答案：

5、游戲開(kāi)始，大家直接回復(fù)了高速先生的微信號(hào)，并列出了自己做過(guò)或者認(rèn)可的等長(zhǎng)設(shè)計(jì)要求。之前的一些回答如下：

6、…… ……

7、如前所述，現(xiàn)在流行說(shuō)三遍重要的事情：

8、1.相等的長(zhǎng)度從來(lái)不是目標(biāo)，但是系統(tǒng)需要相等的時(shí)間.

9、2.除了相位的差分對(duì)同步，大部分同步都是為了定時(shí)！

10、3.為了給定時(shí)繞線，我們必須了解定時(shí)關(guān)系，理解時(shí)序圖。

11、每次看到時(shí)序圖，這會(huì)兒都會(huì)黑，不是嗎？

12、計(jì)時(shí)是一個(gè)每個(gè)人都頭疼又覺(jué)得很復(fù)雜的話題，所以高速男陳驍先生在之前的計(jì)時(shí)話題中嘗試用兩對(duì)情侶的戀愛(ài)關(guān)系來(lái)解釋計(jì)時(shí)問(wèn)題。不知道有多少人真正理解繞口令這個(gè)比喻。我的印象是，80后和90后的學(xué)生似乎很快就能理解陳驍?shù)囊馑迹?0后的學(xué)生一般會(huì)說(shuō)他們更暈。

13、讓時(shí)間問(wèn)題變得清晰和簡(jiǎn)單是一個(gè)巨大的挑戰(zhàn)。高速度先生的精神是迎難而上，亦步亦趨。

14、我的目標(biāo)不是給你看復(fù)雜的時(shí)序圖，也不是引用任何隱喻和聯(lián)想，這樣你就能簡(jiǎn)單地理解時(shí)序圖。

15、借用一個(gè)好的圖，我們可以一次了解三個(gè)主要的計(jì)時(shí)系統(tǒng)(這里忽略了很少用到的內(nèi)部同步時(shí)鐘系統(tǒng))。

16、并行總線包括早期的公共時(shí)鐘和現(xiàn)在流行的源同步時(shí)鐘，然后是串行總線。

17、區(qū)分三個(gè)系統(tǒng)也很簡(jiǎn)單，后續(xù)文章會(huì)跟大家一起來(lái)。

18、公共時(shí)鐘時(shí)序

19、帶公共時(shí)鐘的并行總線，十幾年前的技術(shù)，跟不上高速設(shè)計(jì)的需求，但還是有一些應(yīng)用，比如公共Local總線基本上就是公共時(shí)鐘總線。

20、有CPCI總線，PCIX總線，早期的SDRAM等等。

21、判斷公共時(shí)鐘總線是否通用的主要特點(diǎn)是外部時(shí)鐘分配器(或FPGA)分別向發(fā)送和接收芯片發(fā)送時(shí)鐘線。

22、如下圖所示，公共時(shí)鐘總線必須是能夠找到外部同步時(shí)鐘的總線。

23、公共時(shí)鐘總線的時(shí)序特征是，在時(shí)鐘的最后一個(gè)邊沿，發(fā)送芯片鍵入數(shù)據(jù)，然后在時(shí)鐘的下一個(gè)邊沿，接收芯片接收數(shù)據(jù)。

24、為了簡(jiǎn)化下面的理解，假設(shè)時(shí)鐘到達(dá)驅(qū)動(dòng)器和接收器的時(shí)間相同，即時(shí)鐘線長(zhǎng)度相等(這也是最常規(guī)的設(shè)計(jì)思路)。

25、影響時(shí)序的因素有Tco、Tskew、Tjitter、Tcrosstalk…….看起來(lái)很復(fù)雜。簡(jiǎn)單來(lái)說(shuō)，只要滿足兩個(gè)條件，就可以滿足時(shí)序要求：

26、在一個(gè)時(shí)鐘周期內(nèi)，數(shù)據(jù)應(yīng)該從驅(qū)動(dòng)器發(fā)送到接收器，并且應(yīng)該有足夠的建立時(shí)間。

27、在第二個(gè)數(shù)據(jù)到來(lái)之前，前面的數(shù)據(jù)應(yīng)該有足夠的保留時(shí)間。

28、如果滿足條件1，則要求Tclk容納數(shù)據(jù)到達(dá)所需的所有時(shí)間，包括數(shù)據(jù)輸出延遲(Tco)、數(shù)據(jù)飛行時(shí)間(Tflighttime)、數(shù)據(jù)保留時(shí)間要求(Tsu)以及影響時(shí)間序列的所有因素(Tcrosstalk、Tjiter……...........

29、TPCB偏斜Tclock偏斜Tjitter Tco數(shù)據(jù)Tflt數(shù)據(jù)Tsetup

30、滿足條件2，即下一個(gè)數(shù)據(jù)將被添加到最小數(shù)據(jù)輸出延遲(Tco min)加上最小數(shù)據(jù)飛行時(shí)間(Tflight

Tco data +Tflt data +Tclock skew+Tpcb skew>Thold

真正設(shè)計(jì)的時(shí)候，我們需要從器件手冊(cè)查找相應(yīng)的數(shù)據(jù)來(lái)進(jìn)行時(shí)序計(jì)算。

33、從理解角度來(lái)說(shuō)，卻不用那么復(fù)雜。

0.3ns

上圖是一個(gè)實(shí)際案例計(jì)算后的結(jié)果，我們從中只要看懂兩個(gè)事情：

一、共同時(shí)鐘總線時(shí)序關(guān)系隨著TClk的減小，難度急劇加大。

38、33M、66M的共同時(shí)鐘總線，適度關(guān)注拓?fù)浣Y(jié)構(gòu)和端接來(lái)保證信號(hào)質(zhì)量就夠了，不需要任何繞線。

39、100M以上的共同時(shí)鐘總線時(shí)序開(kāi)始變得緊張，133M以上的系統(tǒng)，建議一定要做時(shí)序分析，否則風(fēng)險(xiǎn)很大。

二、共同時(shí)鐘總線時(shí)序是對(duì)總長(zhǎng)的要求，不是等長(zhǎng)，借用Cadence Allegro的規(guī)則管理器來(lái)解釋，共同時(shí)鐘總線最合適的電子規(guī)則是Total Etch Length，而不是我們常用的各種Propagation Delay。

注：100M或者133M以上的時(shí)候，由于時(shí)序非常緊張，有可能通過(guò)控制外部時(shí)鐘Skew（布線或者調(diào)整寄存器）的方式來(lái)調(diào)節(jié)時(shí)序，這時(shí)對(duì)以上不等式兩邊進(jìn)行調(diào)整的過(guò)程中會(huì)涉及到總長(zhǎng)的差異問(wèn)題。

42、但是也還是用Total Etch Length的規(guī)則來(lái)約束設(shè)計(jì)，而不是Propagation Delay

講了這么多，大家繼續(xù)暈菜有沒(méi)有？想把時(shí)序講簡(jiǎn)單，是不是Mission Impossible？

還是簡(jiǎn)單總結(jié)一下：

1. 共同時(shí)鐘總線時(shí)序關(guān)系隨著速率增加，時(shí)鐘周期減小，設(shè)計(jì)難度增加

2. 共同時(shí)鐘總線時(shí)序是對(duì)總長(zhǎng)的要求，一般情況下可以理解為盡量走短；沒(méi)有等長(zhǎng)要求

3. 如果因?yàn)闀r(shí)序調(diào)整的原因，需要繞線的時(shí)候，盡量保證長(zhǎng)線不要繞的更長(zhǎng)

4. 100M以上的共同時(shí)鐘總線，建議進(jìn)行時(shí)序計(jì)算，避免風(fēng)險(xiǎn)

審核

本文到此結(jié)束，希望對(duì)大家有所幫助。